坤驰16通道USB超声相控阵采集激励系统

  采集激励系统规格：

  系统采用基于USB2.0的采集系统，包括如下几个部分：
  1．12bit40MSPSADC，16通道。采样率可以通过软件设置。
  2．12bit40MSPSDAC，16通道。时钟同ADC同步。
  3．低噪声模拟前端，支持+/-10V~+/-200mV信号输入，1MΩ/50Ω阻抗可选。
  4．输出幅度5Vpp，支持50欧姆负载.
  5．板载512MBDDR内存。
  6．优化的USB2.0传输接口，支持33MB/s的连续传输速率。
  7．外时钟和外部触发输入，可以支持多块板卡级联，支持更多通道。
  8．16个可编程GPIO，可用于系统控制。
  9．高稳定度，超低低抖动时钟发生器。
  10．低噪声电源设计。
  11．板载高精度自适应校准电路及算法。
  12．采用xilinxXC5VSX95T大规模FPGA，提供用户FPGA逻辑开发支持，可用于相控阵超声算法开发，其中内部时钟可以工作在500MHz。
  13．宽温设计0℃~+70℃

  系统整体框图如下：

 

  方案描述：

  该采集系统主要用于采集16通道和同时放送16通道发送信号，其设计任务有以下几点：
  1．采集发射同步进行，同步采集返回的脉冲信号。
  2．16通道精确同步采集和精确同步信号发送。
  3．将采集完成的数据以及计算结果通过USB接口传出上位机。
  4．保证ADC和DAC的SNR以及长时间宽温的工作稳定性。

  ADC选用ADI公司专为超声阵列采集开发的专用采集芯片AD9271。该芯片集成8通道12bit40MHzADC，每通道更是集成信号调理和抗混叠滤波器，大大减少板上芯片面积。

  该芯片系统框图如下：

 

  多通道同步采集设计难点和解决办法：

  1．首先要保证多通道的时钟严格同步以及每通道的模拟电路以及每个ADC的工作状态一致性。如下图所示:
 

  各个通道的采集误差主要由模拟电路以及不同ADC芯片的clkslew，gainerror以及offseterror组成，这些误差的引入，都会引起峰值电路的误判（半峰/全峰值检测均是如此）。尽管我们在设计硬件电路以及PCB设计会尽量考虑以上问题，如同源的时钟分布以及相同的走线；多个ADC公用精准的外部参考电压源等等，但不幸的是，这些设计改进并不能完全消除这些由模拟器件本身的固有特性引起的误差，这些误差是随机的，也随温度变化而变化的。

  因此，动态校正电路以及自适应的数字后补偿算法是必不可少的解决方案。

  校正功能实现原理如下：

 

  校正功能有校正电路和FPGA算法部分组成，校正电路由高精度低速DAC，参考源，滤波器和时钟相位微调芯片组成。FPGA算法核心为参数估计自适应算法和校正参数逻辑组成。校正目标为设置一个基准通道，第2个通道的时钟相位以及gain和offset向该基准通道标定。该方法不能校准每通道ADC的绝对精度，而只是每通道的个参数一致，这对测量每通道采集数据的相对相位是足够了！

  校准信号为A*sin（ω*t+φ）+B;

  CH0采到的信号为A0*sin（ω*t+φ0）+B0;

  CH1采到的信号为A1*sin（ω*t+φ1）+B1;

  通过迭代法解线性方程组，当方程收敛时，分别能得到每个通道的参数，通过计算每个通道的同基准误差，来调节clkphase以及gain和offset来后是3个通道工作一致。

  2．为了准确的采集，采集系统的信噪比SNR必须得到保证。影响采集精度的主要要素有以下几点：

  l量化误差。

  lClockjitter和ADCjitter。

  l数字以及电源干扰

  量化精度的提高：

  对于量化误差对采集系统的影响，我们在该系统中选用14bit的ADC，理论量化精度

 

(N=14)

  Clockjitter的消除：

  该方案中采用温度补偿晶体TCXO以及业内顶级的JittercleaningCLKGenerator芯片来保证clock的稳定性，Clockjitter的消除以及极低的Phasenoise。

  在宽温工作环境下，普通的晶体随着工作温度的变化，晶体的稳定度和频率都会发生改变，为解决该问题，我们在设计中选用epson公司的TCXO，该晶体具有业内领先的温度稳定性，在宽温工作环境下不会超过+/-2ppm，其温度测试性能如下：

 

  对于时钟芯片的选择，也是基于同样的考虑，集成高精度高稳定的VCO，具有Jittercleaning功能和clkphaseadj功能。通常，jitter由ADC本身的jitter和CLKjitter组成，各自的RMS再组成总jitter的RMS：

 

  总jitter的RMS会在采集系统中产生白噪声，其关系如下：

 

  采集系统的总

  采用本时钟解决方案，其总的clockjitter在系统中完全能做到<1ps。在忽略信号noise，DNL等情况下，fin和clockjitter有如下关系：

 

  多通道DAC的一致性考虑：

  每个DAC的参考源均存在差异，致使每通道的电压值输出并不一致，我们采用以下几个方面来减小电压的不一致性：

  1.采用精密匹配电阻网络，每个电阻均采用0.1%精度的低温漂移电阻。

  2.所有DAC采用外部精密低温漂参考源

  3.采用继电器切换矩阵自环回校准。

  具体实现框图如下：

 

  系统电源干扰的解决方案：

  1．电源抑制(PSR)是采集系统的比较重要的指标，高的PSR能拟制电源上的CML共模噪声，该方案中选用的ADC具有80dB以上的电源拟制比。

  2.有效的数字-模拟电源隔离和滤波电路。本方案中采用PICOR的专业有源EMI滤波器，能在电源上产生65dB的共模制比和80dB的差模拟制比，远远高于通用的磁珠等EMI滤波效果。

  3．合理的PCB布线和接地

  多模块级联功能扩展：

  本方案支持多个模块级联，扩展为32通道，64通道等同步采集激励模式。

  具体实现如下：

 

  在所有传输过程中，时钟和触发均使用等长的传输线连接，基准时钟为10MHz。采用低频的基准时钟有助于减少干扰和传输中时钟的jitter。在采集模块及ADC输入信号端，我们采用zerodelay时钟发生器进行基准时钟和每个ADC采集时钟的相位同步，其zerodelaypll如下图所示：

 

  通过自动调节芯片内部的延迟来达到输出时钟和参考时钟的相位一致性。

 

  没有进行zerodelay补偿的时钟输入/输出相位误差约为664ps，这个误差是一个范围，可能在0-644ps中随机出现！经过zerodelay补偿的相位误差如下图：

 

  其不确定的相位误差可以控制在22ps以内。

  系统配套软件：

  系统软件包括设备驱动软件，二次开发API函数，以及FPGA开发环境三部分。

  1．设备驱动软件和二次开发API函数：

  我们提供丰富的接口函数和系统主要功能的例程，支持C/C++，labview以及Matlab环境下的二次程序开发。

 

  2．FPGA开发环境：

  我们提供采集模块的全套FPGA开发工程，全部基于VerilogHDL或VHDL开发环境。用户逻辑只需要在目前已经建立好的工程中加入自己的RTL代码即可。

  同时提供Xilinx的systemgenerator同matlab/simulink接口工程和实例。